臺(tái)積電上周五舉辦2024年北美技術(shù)論壇，會(huì)中揭示最新先進(jìn)封裝及3D IC技術(shù)，除了推出系統(tǒng)級(jí)晶圓技術(shù)，將滿足超大規(guī)模資料中心未來(lái)對(duì)AI的需求，也預(yù)計(jì)2026年整合CoWoS封裝技術(shù)成為共同封裝光學(xué)元件，將光連結(jié)直接導(dǎo)入封裝中。
臺(tái)積電在論壇上宣布，該公司正研發(fā)CoWoS(基板上晶圓上封裝)先進(jìn)封裝技術(shù)的下個(gè)版本，打算在2027推出12個(gè)HBM4E堆棧的120x120mm芯片，可讓系統(tǒng)級(jí)封裝增大兩倍以上，將達(dá)成120x120mm的超大封裝，功耗可達(dá)數(shù)千瓦。
根據(jù)采用的不同的硅中間層，臺(tái)積電把CoWoS封裝技術(shù)分為CoWoS-S、CoWoS-R及CoWoS-L三種類型，CoWoS能夠提高系統(tǒng)性能、降低功耗、縮小封裝尺寸，也為臺(tái)積電在后續(xù)的封裝技術(shù)保持領(lǐng)先奠定了基礎(chǔ)。
下個(gè)版本的CoWoS所創(chuàng)建的硅中間層，尺寸是光掩模是3.3倍，可封裝邏輯電路、8個(gè)HBM3或HBM3E內(nèi)存堆疊、I /O和其他小芯片，最高可達(dá)到2831平方毫米，最大基板尺寸為80 80毫米。 據(jù)悉，超威Instinct MI300X 和英偉達(dá)的 B200 芯片均使用這項(xiàng)技術(shù)。
臺(tái)積電計(jì)劃在2026年投產(chǎn)下一代CoWoS-L，硅中間層尺寸可達(dá)到光掩模的5.5倍，可封裝邏輯電路、12個(gè)HBM3/HBM3E內(nèi)存堆疊、I/O和其他芯粒，最高可達(dá)到4719平方毫米。 這樣的SiP需要更大的基板，但此類處理器將無(wú)法使用OAM(加速器模組)。
2027年，臺(tái)積電還打算在2027年繼續(xù)推進(jìn)CoWoS，該技術(shù)將使硅中間層的尺寸達(dá)到光掩模的8倍以上，這將使小芯片的空間達(dá)到6864平方毫米。 該公司設(shè)想的設(shè)計(jì)發(fā)法之一有賴于四個(gè)系統(tǒng)級(jí)垂直堆疊芯片，與12個(gè)HBM4內(nèi)存堆疊跟額外的I/O芯片配對(duì)，肯定會(huì)消耗大量的電力，需要非常復(fù)雜的冷卻技術(shù)。
CoWoS-L 封裝技術(shù)的有三大主要功能。 首先，在硅中間層中加入主動(dòng)組件LCSI，提升芯片設(shè)計(jì)及封裝彈性，可以堆疊多達(dá)12顆HBM3.成本比CoWoS-S還低，LSI芯片可在每個(gè)產(chǎn)品中具有多種連接架構(gòu)，也可以重復(fù)用于多個(gè)產(chǎn)品，其次可在高速傳輸中減少信號(hào)損失或失真，最后則是能在SoC芯片下方整合其他零件如集成被動(dòng)元件IPD。
CoWoS 是一種半導(dǎo)體的先進(jìn)封裝技術(shù)，可以拆成 CoW 和 WoS，前者指的是芯片堆疊、WoS 則是將芯片堆疊在基板上，可提高芯片間的數(shù)據(jù)傳輸速度。
透過(guò)先進(jìn)封裝技術(shù)的進(jìn)步，半導(dǎo)體芯片制造商有望持續(xù)提升芯片效能，繞過(guò)3納米制程逐漸遇到物理極限瓶頸的問(wèn)題。
臺(tái)積電總裁魏哲家日前曾表示，CoWoS需求非常、非常強(qiáng)勁，該公司將在2024年擴(kuò)充超過(guò)兩倍的CoWoS產(chǎn)能，但即便如此仍無(wú)法滿足AI客戶的半導(dǎo)體需求。
